Atnaujintas knygų su minimaliais defektais pasiūlymas! Naršykite ČIA >>

John P. Hayes

Rasta: 6
Layout Minimization of CMOS Cells
-15% su kodu: ENG15
143,97 
169,38 
Išsiųsime per 11-15 d. d.
Design, Analysis and Test of Logic Circuits Under Uncertainty
-15% su kodu: ENG15
143,97 
169,38 
Išsiųsime per 11-15 d. d.
Layout Minimization of CMOS Cells
-15% su kodu: ENG15
143,97 
169,38 
Išsiųsime per 11-15 d. d.
Hierarchical Modeling for VLSI Circuit Testing
-15% su kodu: ENG15
143,97 
169,38 
Išsiųsime per 11-15 d. d.
Design, Analysis and Test of Logic Circuits Under Uncertainty
-15% su kodu: ENG15
143,97 
169,38 
Išsiųsime per 11-15 d. d.
Quantum Circuit Simulation
-15% su kodu: ENG15
143,97 
169,38 
Išsiųsime per 11-15 d. d.
Rasta: 6